A lei de Moore tem ditado o ritmo da indústria tecnológica durante décadas, mas os limites da física e da mecânica quântica estão a dificultar a criação de transístores cada vez mais pequenos. Para contornar este problema estrutural, uma equipa de investigadores da Universidade de Illinois conseguiu empilhar três camadas ativas de silício num único chip, revelou o ScienceDaily. Esta nova abordagem vertical promete aumentar drasticamente o desempenho sem a necessidade de reduzir ainda mais a dimensão dos componentes.
O fim da miniaturização e a aposta na verticalidade
A indústria já explora alternativas em três dimensões há algum tempo. Soluções de memória de elevada largura de banda e tecnologias como a 3D V-Cache da AMD dependem da união de matrizes separadas. Contudo, estes métodos enfrentam desafios no alinhamento e precisão, uma vez que requerem a utilização de vias perfuradas relativamente largas entre as diferentes camadas.
A integração monolítica em 3D vai um passo mais longe. Neste método, cada nova camada é construída diretamente sobre o circuito existente, garantindo ligações verticais substancialmente mais finas e um alinhamento superior. O grande obstáculo tecnológico desta abordagem tem sido a temperatura. O processamento tradicional de silício de alto desempenho exige valores próximos dos 1000 graus Celsius, uma carga térmica que destrói os circuitos de metal da primeira camada já instalada. A indústria aceita que o limite seguro para adicionar novas camadas ronda os 400 graus Celsius, o que até agora limitava o uso de silício de alta qualidade nas camadas superiores.
Membranas flexíveis abrem portas a uma nova arquitetura
A equipa liderada pelo professor Qing Cao resolveu o problema térmico mantendo o uso de silício monocristalino, mas alterando o processo de aplicação. Os investigadores começaram por extrair nanomembranas de silício independentes e ultrafinas, com cerca de 10 nanómetros de espessura, de um wafer doador. Estas membranas são depois transferidas para o substrato já processado a temperaturas que não ultrapassam os 200 graus Celsius, através de um laminador de rolos.
Como as membranas assumem uma espessura muito fina, tornam-se suficientemente flexíveis para se ajustarem aos contornos da camada inferior, eliminando o risco de formação de espaços vazios que costumam surgir na união de materiais rígidos. Para contornar os limites térmicos habituais da dopagem dos transístores, a equipa adotou modelos sem junções, onde o silício é dopado de forma pesada e uniforme antes de ser empilhado, mantendo o controlo eficaz da porta e a resistência de contacto sob controlo.
Produção comercial no horizonte com parceiros de peso
O resultado prático da investigação traduz-se em três camadas empilhadas, cada uma com 625 transístores ligados por interligações metálicas verticais. Os dispositivos apresentam uma taxa de rendimento impressionante, situada entre os 98 e os 100 por cento. O seu desempenho iguala o dos transístores de silício convencionais fabricados a temperaturas elevadas, conseguindo superar o rendimento de materiais alternativos testados em 3D por um fator de três a quatro.
O projeto foi desenvolvido no Centro de Chips Semicondutores Avançados com Desempenho Acelerado, pertencente à universidade, que conta com a colaboração oficial de parceiros como a Intel, IBM e TSMC. Com a prova de conceito garantida e a possibilidade real de escalar a produção para acomodar ainda mais camadas, a equipa prepara-se agora para transferir a técnica inovadora para uma fundição industrial.
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