A NVIDIA revelou os detalhes da arquitetura Vera, a sua próxima CPU desenvolvida para centros de dados e infraestruturas avançadas. Em vez de operar como um componente convencional de servidor, este chip foi desenhado para atuar como o processador anfitrião das futuras plataformas Vera Rubin. O objetivo principal passa por executar tarefas sequenciais e irregulares, como bases de dados e ferramentas de agentes de IA, impedindo que estas operações limitem o desempenho dos aceleradores gráficos.
Arquitetura Olympus com 88 núcleos físicos
O coração do processador baseia-se na arquitetura Armv9.2 com núcleos personalizados chamados Olympus. A CPU integra 88 núcleos físicos capazes de processar até 176 hilos em simultâneo através da tecnologia Spatial Multithreading. Esta abordagem distribui os recursos internos de forma inteligente, permitindo que processos secundários do sistema operativo corram sem prejudicar as tarefas críticas sensíveis à latência.
No interior do silício, cada núcleo dispõe de 64 KB de cache L1 para instruções, 96 KB de cache L1 para dados e 2 MB de cache L2 dedicada. O conjunto partilha ainda uma cache L3 massiva de 164 MB. Para interligar esta estrutura, a marca recorreu à segunda geração da sua malha de coerência escalável, alcançando uma velocidade de transferência interna de 3,4 TB/s num design monolítico que uniformiza a latência.
Memória SOCAMM2 e conectividade PCIe 6.0
No campo da memória RAM, a plataforma afasta-se dos padrões tradicionais ao adotar o formato de módulos substituíveis SOCAMM2 com tecnologia LPDDR5X. O sistema suporta até 1,5 TB de capacidade total e atinge uma largura de banda de 1,2 TB/s. Esta configuração promete duplicar o desempenho energético dos servidores comuns, consumindo cerca de metade da energia nas operações de leitura e escrita.
A conectividade também foi reforçada com uma ligação NVLink-C2C de 1,8 TB/s para a comunicação direta com as GPU Rubin. A CPU disponibiliza ainda 88 linhas PCI Express 6.0 e suporte para CXL 3.1, o que permite alcançar 176 linhas numa configuração de dois sockets. O chip apresenta um consumo energético configurável entre 250 W e 450 W, superando a concorrência x86 em cargas de trabalho específicas.
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